[SVA] 2-1. SystemVerilog Assertions(SVA)

[SVA] 2-1. SystemVerilog Assertions(SVA)

 

Assertion Types

 

SVA에서 지원하는 Assertion은 Immediate Assertion, Deferred Immediate Assertion, Concurrent Assertion 세 가지 유형이 있다.

 

1. Immediate Assertion
   1. 시간 도메인에서 동작하지 않고, Procedural Block(코드가 순차적으로 실행되는 구조)의 문장처럼 즉시 실행된다.
   2. 앞에서 언급했던 SW Assertion과 유사한 형태라고 생각해도 무방하다.
2. Deferred (Immediate) Assertion
   1. Deferred Assertion는 Immediate Assertion의 일종이다.
   2. Immediate Assertion은 변수가 바뀌는 즉시 바로 평가되지만, 이는 계산이 끝나지 않은 상태에서 평가되기때문에 글리치가 발생할 수 있다.
   3. Deferred Assertion은 변수들이 모두 안정될 때까지 기다린 후 평가된다.
3. Concurrent Assertion
   1. 시간 도메인 Assertion으로, Clock 기반(Sampling Edge)으로 복잡한 Sequence를 생성할 수 있다.
   2. 변수의 값을 샘플링할 수 있는 Sampling Edge가 반드시 존재해야 한다.
   3. 앞에서 언급한 것처럼 HW 시간 도메인을 고려 하여 작성해야 한다.
   4. 사실상 SVA의 핵심이다.