[SystemVerilog Assertion(SVA)] 1-3. Introduction

[SystemVerilog Assertion(SVA)] 1-3. Introduction

 

SW vs. HW Assertion

 

그렇다면, SW Assertion과 HW Assertion의 차이는 무엇일까?

 

 

SW의 경우, 컴파일러 또는 인터프리터가 number라는 변수에 -5가 저장되어 있는 것을 이미 알고있다.

즉, assert 구문을 마주했을 때 stack(일종의 메모리)에 number에 저장되어 있는 값을 이미 알고 있기 때문에 조건의 참, 거짓을 쉽게 판별할 수 있다.

 

 

 

 

 

하지만, HW의 경우 조건의 참, 거짓 여부를 알기 위해서는 조건의 시간적인 정보가 필요하다.

즉, SVA를 잘 사용하기 위해서는 SW와 HW 두 시간 도메인을 잘 이해해야 한다.

이는 SW Assertion 구문보다 SVA 구문이 학습하고 적용하기 어려운 이유가 된다.